Darowizna 15 września 2024 – 1 października 2024
O zbieraniu funduszy
wyszukiwanie książek
książki
Darowizna:
63.7% wykorzystano
Wejdź
Wejdź
uprawnieni użytkownicy mają dostęp do:
osobiste rekomendacje
Bot Telegramu
historia pobierania
wyślij do Email lub Kindle
zarządzanie zbiorami
zapisywanie w ulubionych
Osobiste
Zapytania o książkę
Nauka
Z-Recommend
Lista książek
Najbardziej popularne
Kategorie
Uczestnictwo
Wsparcie
Pobrania
Litera Library
Podaruj papierowe książki
Dodaj papierowe książki
Search paper books
Mój LITERA Point
Wyszukiwanie kluczowych słów
Main
Wyszukiwanie kluczowych słów
search
1
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС.
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
Rok:
2012
Język:
russian
Plik:
PDF, 1.18 MB
Twoje tagi:
0
/
0
russian, 2012
2
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС: учебное пособие
Издательский дом МЭИ
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
Rok:
2012
Język:
russian
Plik:
PDF, 1.34 MB
Twoje tagi:
0
/
0
russian, 2012
1
Skorzystaj z
tego linku
lub wyszukaj bota „@BotFather” w Telegramie
2
Wyślij polecenie /newbot
3
Wpisz nazwę swojego bota
4
Wprowadź nazwę użytkownika dla bota
5
Skopiuj najnowszą wiadomość od BotFather i wklej ją tutaj
×
×